[판교] 차세대 3D IC / Advanced Packaging 설계 엔지니어 채용

* Position Overview

- 직책: 3D IC Design Engineer / 3D IC Integration Engineer

- 고용형태: 정규직

- 경력: 5년 이상 (Senior) / 10년 이상 (Staff/Principal)

* Role Summary

첨단 chiplet 기반 heterogeneous integration solution 개발 주도, 고객사의 3D IC 설계 성공을 위한 기술 지원 및 방법론 개발 담당

*Key Responsibilities

- 3D IC 설계 및 통합

- chiplet 기반 die partitioning 전략 수립 및 architecture 설계

- Face-to-face / Face-to-back 스택 구조의 3D floorplanning 수행

- TSV, micro bump, hybrid bonding 기반 설계 수행

- silicon interposer / RDL interposer 설계 및 검증

- cross-die STA(Static Timing Analysis) 및 timing closure 수행

- 3D 통합 LVS/DRC 검증 flow 운용

- PDN(Power Delivery Network) 3D 통합 분석 및 IR-drop/EM 검증

- Die-to-Die 고속 인터페이스 SI/PI 분석

- 열·신뢰성 분석

- 3D 스택 구조 열 simulation 및 thermal-aware 설계 최적화

- Package-level 신뢰성(reliability) simulation 수행

- Chip-Package Co-design(CPCD) flow 운용

- KGD(Known Good Die) 테스트 전략 수립

- IEEE 1838 기반 3D IC test flow 개발

- Pre/Mid/Post-bond 검사 체계 구축 및 운용

- 고객 기술 지원 및 방법론 개발

- 고객사 3D IC 프로젝트 기술 컨설팅 및 설계 지원

- Foundry PDK 기반 3D IC 설계 플로우 개발 및 최적화

- EDA 벤더와 협업을 통한 3D IC tool chain 구축

* Required Qualifications

- 학력: 전기전자공학, 반도체공학, 물리학 관련 학사 이상, 석사/박사 우대

- 필수 경험 및 기술

3D IC 또는 Advanced Packaging 설계 경험 5년 이상

다음 중 2개 이상 실무 경험 필수:

TSV / Micro bump / Hybrid bonding 설계

Silicon interposer / CoWoS / SoIC / Foveros 플랫폼

UCIe / HBM / BoW(Bunch of Wires) 인터페이스

3D-aware P&R 및 cross-die STA

주요 파운드리(TSMC, Samsung, Intel Foundry) PDK 활용 경험

Cadence / Synopsys / Siemens EDA 툴 운용 능력

* 기타

- 영어 기술 문서 작성 및 communication 가능자

- 고객사 기술 미팅 주도 경험

근무지 : 분당 판교

워드 국문 이력서를 [email protected] 로 지원바랍니다.